版图设计及举例教学课件PPT 35页

'第四章版图设计内容提要1：版图设计的基本流程、基本概念2：IC中元件的版图设计3：六管单元TTL“与非门”版图设计举例 版图设计的基本流程、基本概念集成电路的设计包括三方面的工作：线路设计、工艺设计、版图设计首先根据电路指标，结合集成电路的特点设计出可行的电子线路，再将电子线路图转换为一张平面的集成电路工艺复合图，即版图，进而制作出一套掩模版（光刻板），在确定的工艺条件下生产出符合原设计指标的集成电路芯片。 在具体设计中，首先确定电子路线，再从几套标准工艺中选择一套适于本单位工艺水平的工艺方案作参考，确定好试制方案，在此基础上，设计出版图，制作光刻掩膜版，进行产品试制，根据试制的结果，适当地修改电路及版图，以获得最佳设计方案。现代的数字电路均采用标准工艺进行生产。因此，线路设计及版图设计均围绕标准工艺进行。 设计程序大体如下：电路指标试验电路布线方案元件指标工艺设计定型电路工作版线路计算机模拟初步元件设计寄生参数计算版图初缩母版精缩分步重复试制生产 4-1版图设计的一般程序版图设计的任务：按照电路参数的要求，在给定的电路及工艺条件下，依据一定的规则，设计出电路中每个元件的图形及尺寸，然后排版、布线，完成整个版图。对于一个生产单位，工艺条件相对稳定，版图设计的好坏直接影响电路的参数及成品率。因此，版图设计是生产厂家一直主要的任务。通常，版图的设计需通过多次的试制与修改过程。 版图设计的一般程序一、电路的模拟实验及理论分析工作的目的：1、了解电路的工作原理。2、得到电路的静态工作点及支路电流。3、了解电路中每个元件的参数（包括寄生效应）对电路的静态参数和瞬态参数的影响。4、了解电路的温度特性。 二、工艺设计工作的任务：1、充分了解生产厂家的工艺水平。制版与光刻外延与扩散封装及管壳集成度与成品率2、根据实际工艺水平及电路需要，选择一套适当的生产工艺。3、确定每一套工序的工艺要求。 三、确定版图设计的基本尺寸和规则任务：根据实际工艺水平，确定最小线条宽度，最小套刻间距及其它最小尺寸。四、元件设计根据电路对元件的要求，如（耐压、电流容量、频率特性等）以及基本尺寸，确定每个元件的图形及尺寸。 五、划分隔离区目的：实现电路中各个元件的电隔离规则：1、集电极等电位的NPN管可共用一个隔离区（基极等电位的PNP管可共用一个隔离区）2、二极管按晶体管原则处理。3、原则上，所有硼扩散电阻可共用同一隔离区。4、当集电极电位高于硼扩散电阻的电位时，晶体管与电阻可置于同一隔离区。5、在不违反上述规则的前提下，划分隔离区可以灵活掌握，以便于排版与布线。 六、排版与布线通过排版，将所有元件的位置确定下来；通过布线，将所有元件按电路要求实现连线。规则：1、元件排列紧骤，版面小，寄生效应小。2、布线尽量短且简洁，昼避免交叉。3、铝条有一定宽度，且避开薄氧化层区及跨越大的sio2台阶。4、要求参数一致的元件应置于邻近区域，避免工艺及材料不均匀性的影响。5、使芯片热分布均匀，要求温度平衡的元件，应置于等温线上。6、压焊点的分布符合管壳外引线排列顺序。 4-2基本尺寸的确定基本尺寸包括掩膜图形的最小线条宽度和最小间距，与制版和光刻精度直接相关。一、掩膜图形最小线宽：a：能在硅平面上显现出清晰线条的最小版图设计线宽。b：能保证在硅平面上显现清晰线条的最小版图设计线宽。前者表示所能达到的工艺水平，后者表示保证一定成品率前提下所能达到的工艺水平。最小掩模线宽可根据实际的工艺确定。对TTL一般4~10um 二、掩膜图形最小间距版图设计时，版图上各相邻图形间的最小间距。显然，制作到Si平面时，图形的实际位置将与设计位置产生偏离。包括制版过程中的偏差，光刻过程中的偏差，横向扩散引起图形尺寸变化。考虑这些因素，必须在版图设计中引入图形间的最小间距。 1、掩膜对准容差图形实际位置与设计位置之间的统计平均误差。包含掩膜容差（制版）及光刻对准容差。制版：a、版的线宽误差±0.5b、位置及套准误差±1.1c、工作版复印误差±0.1光刻：d、光刻照相误差±1.8e、对准误差±1.0掩膜对准容差为前5项之和±4.5μm。两次掩膜对准容差 2、横向扩散：横向扩散也造成图形位置的偏差，一般取0.8xj3、耗尽层宽Wd耗尽区既不是N区，也不是P区，显然考虑图形位置时，应加上耗尽区的影响。4、最小间距Gmin考虑全部位置不确定因素，且均朝最坏情况下取值后，图形之间保留的最小距离，含有设计余量意思。 考虑一个最小面积晶体管三、掩模最小间距的确定方法 假定器件设计规划：最小图形尺寸8×8铝条最小宽度10铝条最小间距10最小间距Gmin1掩膜对准容差△WMAT±4.5两次掩膜对准容差△WMAT-2±5.5 下面来推导最小面积晶体管尺寸1、WE孔射极接触孔取最小尺寸2、DE-E孔射极孔到射区扩散窗口边缘间距△WMAT-0.8xje+WdE-E+Gmin3、DE-B射区窗口到基区窗口间距△WMAT+0.8xje-0.8xjc+Wde-B+Wdc-B+Gmin4、DE-B射区窗口到基区孔间距△WMAT+0.8xje+Wde-B+Gmin 5.WB孔基极接触孔宽取最小尺寸6、DB-B孔基区窗口到基极孔间距△WMAT-2－0.8xjc+Wdc-B+Gmin7、DB-I基区窗口到隔离窗口间距△WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+GminXjI~125%Wepi-MAX8、Dc-Bn+集电极窗口到基区窗口间距△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin9.Wc孔集电极n+孔宽可取最小尺寸 10、Dc-I集电极n+孔到隔离窗口间距△WMAT-2+0.8xje+0.8xjI+WdI-c+Gmin11、DBL-I隐埋区到隔离窗口间距△WMAT+0.8xjI+0.8xjBL+WdI-c+Gmin12、DBL-BL相邻隐埋区最小间距2DBL-I+dI13、dI隔离框宽度原则上可取最小尺寸，考虑框的长度，一般略取大一些。最小尺寸及最小间距一旦确定，就可以进行元件的初步设计。 4-3电阻器设计IC中有扩散电阻、离子注入电阻、金属膜电阻扩散电阻与集成电路的任一扩散同时完成，不需增加工序、简单易行。应用最广泛的是硼扩散电阻此外还有磷扩散电阻，通常用于小阻值电阻或作为第二层内部连线 一、硼扩散电阻：1.常用图形：胖形阻值小，精度要求高10~102Ω瘦形中等阻值102~103Ω折迭形适用高阻值103~104Ω2.阻值计算：其中：K1：端头修正因子：0.35~0.55；K2：拐角修正因子：0.5（直角）Weff：有效宽度Weff=W+mXjcm横向扩散修正因子：0.35~0.55 3.扩散电阻的误差设：则：一般虽然相对误差大，但匹配误差很小，这是分立元件很难达到的： 4、扩散电阻的功耗：显然电阻的最大功耗与封装形式有关如TO与扁平封装：对电阻：于是单位条宽所允许的最大电流：即电阻设计中存在最小电阻条宽： 5、电阻最小条宽的选取综上所述，电阻最小线条宽度a、受版图设计规则限制;b、受功耗的限制;c、受电阻精度的限制。由三者最大值确定。 二、其它扩散电阻1、磷扩散电阻主要用作“磷桥”.2、基区沟道电阻用于高阻值电阻.3、外延层体电阻适于高阻值及温度补偿电阻。 4、外延层沟道电阻构成JFET，夹断电压5~7V。具有恒流特性。在模拟集成电路中可用作参数电流源。5、隐埋层电阻：适于低阻值，精度低的场合 三、离子注入电阻pp适于高阻值，高精度电阻。 4-4版图设计举例以中速八输入端六管单元TTL“与非”为例一、电路原理分析及工作点，支路电流估算 二、划分隔离区：T1、T2、T5各占一隔离区；T3、T4共隔离区；T6网络一个隔离区；电阻一个隔离区；共划分六个隔离区.三、确定工艺条件四、确定版图设计规则1、最小线条宽度2、最小线条间距由△WMATXjWdGmin推出 五、元件设计1、输入管T1要求IIH小，选用长脖基区结构，电流容量要求低，其余部份可采用最小面积2、输出入T5：要求VOL小，可采用双集电极;Icm大，可采用双基极或双射极;满负荷时，对应考虑可取 3、T2管：要求：高，电流容量低。采用最小面积晶体管。4、T3、T4管T3无特殊要求，采用最小面积晶体管。T4管存在瞬态大电流.取120um。 5、T6网络T6采用最小面积晶体管，为节省面积通常略作变形，将T6、Rb、Rc作为一个整体进行设计。Rc4RbRc3Rc2Rc1CEB 6、钳位二极管D按照要求：当时：可采用单独BC结，加隐埋;也可采用BE结，适当加大结面积。图形布局时，紧靠输入压焊点，以保证具有一致的地电位。 7、电阻首先根据设计规划及功耗，精度要求确定电阻条宽，再根据阻值确定条长，太长时，设计成折迭式。电阻最大电流功耗限制最小条宽设计规划限制条宽精致要求版值R11.61016一般16R23.92516高30-34R41.4919低19R5瞬37平均18.523211616低120 六、排版布线1、根据管脚排列顺序确定元件的大致位置。2、排出内引线的走向及位置3、根据布局及布线的需要，对电路性能影响较小的元件图形可作适当调整。七、绘制总图'